パネルレベルパッケージング

従来の円形ウェーハではなく、大型の矩形パネル上で半導体ダイを処理する高度なパッケージング手法。

パネルレベルパッケージング（PLP）は、マイクロチップを従来の円形シリコンウェハーではなく、大型の矩形パネル上でパッケージングする先進的な半導体製造プロセスです。標準的なウェハレベルパッケージングでは、チップは300mmの丸型ウェハー上で処理されるため、湾曲した端部に未使用スペースが生じます。大型の矩形パネルに移行することで、製造業者は単一基板上にはるかに多くのシリコンダイを搭載でき、端部の浪費を大幅に削減し、生産スループットを向上させることができます。 これを実現するために、製造業者は個々のダイをキャリアパネル上に配置し、封止したうえで、薄膜再配線層を用いて必要な電気接続を形成します。この手法は、コンパクトで高密度なチップ集積が求められる高性能コンピューティング、人工知能、モバイルプロセッサ向けとして高く評価されています。しかし、大型パネルの処理には、パネルの反り、封止時のダイシフト、より広い表面積にわたる高精度リソグラフィの必要性といった技術的課題があります。 投資家にとって、PLPは半導体サプライチェーンにおける重要な構造的変化を意味します。従来のチップ微細化の進展が鈍化するなかで、単位当たりのパッケージングコストを低減する道筋を提供するものです。投資家はPLPの採用動向を注視し、パネルサイズに対応した専用のめっき、エッチング、リソグラフィ装置を供給する半導体製造装置メーカーや、こうした大量生産ラインに投資するOSAT（半導体組立・テスト受託）企業の中から成長機会を見極めています。

半導体パッケージング施設では、面積が約70,686平方ミリメートルの標準的な300mm円形ウェハー上でチップを処理しています。600mm×600mmの矩形パネルに切り替えると、総処理面積は360,000平方ミリメートルに増加します。これは表面積が360,000 / 70,686 = 5.09倍になることを意味し、製造事業者はプロセスサイクルあたり約5倍多くのチップをパッケージングでき、パッケージあたりのコストを大幅に削減できます。