패널 레벨 패키징(PLP)

첨단 패키징 방식으로, 반도체 다이를 전통적인 원형 웨이퍼 대신 대형 직사각형 패널 위에서 처리하는 공정입니다.

패널 레벨 패키징(PLP)은 마이크로칩을 전통적인 원형 실리콘 웨이퍼가 아닌 대형 직사각형 패널 위에 패키징하는 첨단 반도체 제조 공정입니다. 표준 웨이퍼 레벨 패키징에서는 칩이 300mm 원형 웨이퍼 위에서 처리되므로 곡면 가장자리를 따라 사용되지 않는 공간이 남습니다. 대형 직사각형 패널로 전환하면 제조사는 단일 기판에 훨씬 더 많은 실리콘 다이를 배치할 수 있어 가장자리 낭비를 크게 줄이고 생산 처리량을 높일 수 있습니다. 이를 위해 제조사는 개별 다이를 캐리어 패널 위에 배치하고, 봉지(encapsulation) 공정을 거친 뒤 박막 재배선층(redistribution layer)을 사용해 필요한 전기적 연결을 구축합니다. 이 방식은 소형·고밀도 칩 통합이 요구되는 고성능 컴퓨팅, 인공지능, 모바일 프로세서 분야에서 높은 평가를 받습니다. 그러나 대형 패널을 처리하는 것은 패널 휨(warpage), 봉지 공정 중 다이 시프트(die shift), 훨씬 넓은 표면적에 걸친 고정밀 리소그래피의 필요성 등 기술적 과제를 수반합니다. 투자자들에게 PLP는 반도체 공급망의 중대한 구조적 전환을 의미합니다. PLP는 단위당 패키징 비용을 낮출 수 있는 경로를 제공하며, 이는 전통적인 칩 스케일링이 둔화되는 국면에서 매우 중요합니다. 투자자들은 특수 패널 크기의 도금, 에칭, 리소그래피 장비를 공급하는 반도체 장비 제조사와 이러한 대량 생산 라인에 투자하는 반도체 후공정(OSAT) 기업 사이에서 성장 기회를 포착하기 위해 PLP 채택 현황을 주시합니다.

반도체 패키징 시설은 면적이 약 70,686제곱밀리미터인 표준 300mm 원형 웨이퍼에서 칩을 처리합니다. 600mm x 600mm 직사각형 패널로 전환하면 총 처리 면적은 360,000제곱밀리미터로 증가합니다. 이는 표면적이 360,000 / 70,686 = 5.09배 증가함을 의미하며, 제조사가 공정 사이클당 약 5배 더 많은 칩을 패키징하고 패키지당 비용을 크게 절감할 수 있게 합니다.