4F² DRAM

DRAMチップの物理的占有面積を縮小するために設計された、高密度で省スペースなメモリセルアーキテクチャ。

4F² DRAMは、単一のダイナミック・ランダム・アクセス・メモリ（DRAM）セルの物理的占有面積を最小化するために設計された先進的な半導体メモリセルアーキテクチャである。従来のDRAM設計では、単一のメモリセル（1つのトランジスタと1つのキャパシタで構成）は通常6F²または8F²の面積を占め、「F」は製造プロセスの最小加工寸法を表す。セルレイアウトを理論上の限界である4F²まで縮小することで、メーカーは単一のシリコンウェハ上により多くのメモリセルを搭載することが可能になる。 この高密度化を実現するには、チップメーカーは水平型トランジスタレイアウトから垂直チャネルトランジスタへ移行する必要があり、トランジスタはワード線およびビット線の上に垂直に積み上げられる。このアーキテクチャの転換には、極端紫外線（EUV）リソグラフィや先進的な3D積層技術など、NANDフラッシュメモリで見られた移行と同様の極めて複雑な製造技術が求められる。 テクノロジーおよび半導体投資家にとって、4F² DRAMは、従来の平面スケーリングが物理的限界に達する中で、コスト削減と高密度化のペースを維持するための重要なマイルストーンである。競合他社に先駆けて4F² DRAMの商用化に成功したメーカーは、より低いビット当たりコスト、より高い粗利益率、そして業界の循環的な低迷期におけるより強固な競争地位を実現できる。 しかし、投資家はこの移行に伴う高額な設備投資と歩留まりリスクを注視する必要がある。チップメーカーが4F²ウェハの生産歩留まりの低さに苦しむ場合、製造コストの上昇が理論上の高密度化メリットを相殺し、マージンの圧縮や高額な製造装置の減損につながる可能性がある。

半導体メーカーは、各チップの表面積が50平方ミリメートルであるDRAMウェーハを製造している。従来の6F²アーキテクチャを使用すると、チップあたり80億個のメモリセル（8 Gb）を搭載できる。同じ製造ノードで4F²アーキテクチャへの移行に成功すると、セルサイズが33%縮小し、まったく同じ50平方ミリメートルの占有面積に120億個のセル（12 Gb）を搭載できるようになり、シリコンの物理的サイズを増やすことなくチップ容量が50%増加する。