4F² D램

DRAM 칩의 물리적 크기를 줄이기 위해 설계된, 고집적·공간 절약형 메모리 셀 아키텍처입니다.

4F² DRAM은 단일 동적 랜덤 액세스 메모리(DRAM) 셀의 물리적 면적을 최소화하기 위해 설계된 첨단 반도체 메모리 셀 아키텍처입니다. 전통적인 DRAM 설계에서 단일 메모리 셀(하나의 트랜지스터와 하나의 커패시터로 구성)은 일반적으로 6F² 또는 8F²의 면적을 차지하며, 여기서 "F"는 제조 공정의 최소 피처 크기를 나타냅니다. 셀 레이아웃을 이론적 한계인 4F²까지 축소함으로써 제조사는 단일 실리콘 웨이퍼에 훨씬 더 많은 메모리 셀을 집적할 수 있습니다. 이러한 집적도를 달성하기 위해 칩 제조사는 수평 트랜지스터 레이아웃에서 수직 채널 트랜지스터로 전환해야 하며, 이 방식에서는 트랜지스터가 워드 라인과 비트 라인 위에 수직으로 적층됩니다. 이러한 아키텍처 전환에는 NAND 플래시 메모리에서 나타난 전환과 유사하게 극자외선(EUV) 리소그래피와 첨단 3D 적층을 포함한 매우 복잡한 제조 기술이 필요합니다. 기술 및 반도체 투자자에게 4F² DRAM은 전통적인 평면 스케일링이 물리적 한계에 도달함에 따라 비용 절감과 집적도 확장의 속도를 유지하기 위한 중요한 이정표입니다. 경쟁사보다 앞서 4F² DRAM을 성공적으로 상용화한 제조사는 더 낮은 비트당 비용, 더 높은 매출총이익률, 그리고 업계 순환적 침체기 동안 더 강력한 경쟁적 위치를 확보할 수 있습니다. 그러나 투자자는 이러한 전환과 관련된 높은 자본 지출과 수율 위험을 주시해야 합니다. 칩 제조사가 4F² 웨이퍼에서 낮은 생산 수율로 어려움을 겪을 경우, 상승된 제조 비용이 이론적 집적도 이점을 상쇄하여 마진 압박과 고가의 제조 장비에 대한 손상차손으로 이어질 수 있습니다.

반도체 제조업체는 각 칩의 표면적이 50제곱밀리미터인 DRAM 웨이퍼를 생산합니다. 전통적인 6F² 아키텍처를 사용하면 칩당 80억 개의 메모리 셀(8Gb)을 집적할 수 있습니다. 동일한 제조 노드에서 4F² 아키텍처로 성공적으로 전환하면 셀 크기가 33% 줄어들어, 정확히 동일한 50제곱밀리미터 면적에 120억 개의 셀(12Gb)을 집적할 수 있게 되며, 실리콘의 물리적 크기를 늘리지 않고도 칩 용량을 50% 증가시킵니다.